雷锋网按，异构集成是芯片行业发展的方向，但异构带来的设计复杂性增加百倍。同时，小芯片的先进封装也还面临未知的挑战。还有，上层的软件复杂性也是不得不解决的问题。芯片行业面临的指数级的复杂性增加，需要包括 EDA 工具、芯片设计公司、IP 供应商、代工厂的全产业链加强协作，共同面对，这也是当下十年芯片行业需要应对的挑战。
将更多不同种类的处理器和存储器集成在一颗芯片或封装在一起会导致芯片设计复杂性的急剧上升。
有充分的理由将更多芯片集成到 SoC 或进行先进封装，这增加了芯片的功能，可以大大提高性能和降低功耗，仅通过微缩晶体管难以实现。但是，无论各个组件有多小，它们都需要占用空间。实际上，最先进的平面芯片超过尺寸限制并不罕见，将不同的芯片“缝合”在一起以提供更多的空间。
▲图片来自 hpcwire
但各种功能的元件封装在一起也极大地增加了设备的复杂性。消除由于更大的芯片面积或封装带来的多芯片间的复杂性增加以及各种问题，正成为一个巨大的挑战。
过去，芯片包括处理器，片内和片外存储器以及 I/O。现在，一个 SoC 可能包括多核 CPU、GPU、FPGA、eFPGA 和其他专用加速器，以及 MCU、DSP 和 NPU 的集成。还可能有各种类型内存和存储，比如 DRAM、MRAM、SRAM 和闪存。还会有多种 I/O，一些用于短距离通信，一些用于中距离和远程通信，每个 I/O 具有不同的频率和信号隔离要求。
更糟糕的是，这些设计针对特定市场和应用进行了定制。几年前，绝大多数芯片是为计算机或智能手机设计，那时工程团队才能够解决每个设备中的错误，并解决这些设计中的大多数未知问题。但如今情况已经不同，先进的芯片是为更大的系统（例如汽车或特定的云计算操作）设计，新的交互方式还未被完全理解。
所有的大型 EDA 供应商对这些问题的量化方式都不同，但趋势是相似的。无论它们如何分割数据，每种方法都显示出复杂性的急剧上升，结果带来了更多潜在的问题。
例如，工程仿真软件和服务提供商 Ansys 着重研究未知数，从 2000 年的 0.1mm² 裸片上大约 70 万个未知数，到 2020 年 2mm² 的裸片未知数增加到 950 万个，而今年 30mm²（1.18 英寸 ²）的裸片则达到 1.02 亿个未知数（参见图 1）。
“IC 设计最好根据其工作的系统环境进行设计，”Ansys 主管 Rich Goldman 说。“我们一直做的是芯片设计，然后围绕它构建系统。但系统公司会先设计系统，然后再设计芯片。因此，现在更需要在整个系统环境中模拟芯片。”
▲图 1：未知数随时间增加，并且随着大小和复杂性的增加而增加。来源：Ansys
Synopsys 使用不同的数据指出类似的问题。它强调了异构计算设计的复杂性，在过去几年中，这种复杂性已增长了 100 倍以上（参见图 2）。
“当你想到设备的来源，会得到一条 CV（电容 - 电压）曲线，一条 IV（电流 - 电压）曲线，并且可以对设备进行预测的模型。”Synopsys 公司工程副总裁 Aveek Sarkar 说道，“对所有这些参数进行建模变得越来越复杂。有客户问我们，' 你真的需要使用该模型吗？还是可以调整，因为每个模型都内置了太多的保护？’过去，我们可以留有余地，但现在不能。那么，可以将一些用于创建模型的数据用于上游，然后从那里开始吗？'”
▲图 2：异构计算带来的复杂性增加。来源：Synopsys
从可变性的角度来看，西门子 EDA 指出了类似的趋势，特别是因为模拟电路（见图 3）。值得注意的是，由于芯片中模拟 / 混合信号的数量不断增加，尤其是电力电子设备和传感器。
西门子 EDA 验证首席科学家 Harry Foster 表示：“正在发生的事情是，该行业正在继续向先进半导体节点演进，在这种情况下，很难对可变性进行建模。最重要的是，这些模型随着流程的发展演进。有很多工艺角需要验证。但是，更有趣的趋势是，随着复杂混合信号设计的增加，无论采用何种节点，芯片公司试图优化芯片面积，包括模拟器件。”
▲图 3：随时间推移，由于模拟而导致的尖峰很大。来源：威尔逊研究小组 / 西门子 EDA
在三个维度上进行扩展会增加另一个层次的复杂性。架构已经发生了变化，以便能够将更多的计算功能集成到一个封装中，而不是在一个裸片上，但这增加了复杂性（请参见图 4）。
尽管可以将所有功能集成到一个裸片或将多个裸片封装在一起，但使用插入器或某种类型的桥将它们连接在一起的速度更快。以前，这种方法会带来性能和功耗的损失，但是使用较粗的管道进行三维平面布置可以缩短信号传输所需的距离，从而减少驱动电流。
“到了超越摩尔定律的时代意味着芯片流程中还需要更多工具。”Cadence Custom IC＆PCB Group 产品管理部门主管 John Park 说，“特别是，顶层规划需要多个系统级（多小芯片）分析工具。这些工具是 SoC 设计人员的新工具，流程比以往任何时候都更加复杂。”
▲图 4：高级封装中的验证挑战。来源：Cadence
在针对特定应用或市场定制的先进芯片或高级封装中，几乎需要一次性处理复杂性。所发生的变化是，其中许多芯片设计不再以十亿个为单位生产芯片。即使是衍生芯片，看起来也可能与原始架构有很大不同。
对于开发这些芯片的系统供应商，成本分布在整个系统开发中，并且在某些情况下，可以按运营成本摊销。因此，对于大型云计算运营商而言，提高性能和降低功耗可以减少所需的服务器机架数，进而影响数据中心的不动产以及为这些计算机供电和冷却的成本。
对于汽车设计，先进的 AI 芯片可用于多个产品线，至少在理论上可用于多个版本。
然而，简化开发过程和降低芯片总体成本的压力持续存在，单个先进芯片的成本可能高达数亿美元。为此，EDA 工具供应商一直在努力确定在不同垂直市场或实际使用时的常见问题。这其中的许多工作都是围绕已经存在的标准以及正在开发的新标准进行。
“需要考虑几个方面，例如确保客户使用的是正确版本的 IP。“Arteris IP 董事长兼首席执行官 K. Charles Janac 表示，“强制 IP-XACT 设置参数是为了使 IP 模块可以进入 SoC，还有供应管理方面。许多公司有不同的供应商，包括布局公司，设计公司和代工厂。如果整个供应链都是 IP-XACT，那么它将变得非常顺利。同时，芯片中包含领先工艺和成熟工艺的芯片。因此，通过与 NoC 兼容的芯片间连接，以及 IP-XACT 配置出口端口，可以使用小芯片的系统级封装简化。”
挑战在于如何将所有这些片段融合在一起成为一个高层次的抽象，然后进行深入挖掘，然后在更高层次上进行分析。这是过去几年许多大型 EDA 公司集中精力解决的问题。EDA 供应商一直在提高其工具和设备的速度和容量，包括利用异构平台来加速流程，有时还与机器学习相结合。
此外，所有主要 EDA 工具供应商都在需要极端计算能力（例如在验证或调试期间）的情况下利用云。结果是，与过去相比，模拟、仿真和原型设计具有更大的扩展空间，并且点工具与更高级别的平台间的集成更加紧密。
如何实现数据格式标准化促成全产业链合作？
在日益复杂的设计过程中，一项新的挑战是不同的数据格式。多芯片和系统集成会在整个设计制造流程中生成更多数据，但并非所有数据都能被不同的工具所理解。能够统一这些数据将使流程更简单。
“需要标准化数据格式，以便能够在模拟器之间交换信息，从而允许使用通用接口来分析数据格式。”Fraunhofer IIS 自适应系统工程部设计方法学部门负责人 Roland Jancke 表示 。“如果所有部件都用标准化接口，那么它们协作的机会就更高，这对于开发本身和开发过程都是有利。在设计产品之前，我们必须从部件中构建模型，如果这些模型可以组合在一起，并且有机会让那些部件的模型以一起使用，那么我们可以确定系统也可以使用。”
但是，使用一致的数据格式提高抽象级别是一个挑战，它需要整个供应链的合作。以前，需要更多的专业知识来对设备进行检查、测试，并确保有足够的产量。现在，设计复杂的芯片需要在电气工程、验证、测试、电源、机械工程、软件以及领域专家的专业知识，在某些情况下，还需要机器学习，深度学习和 AI 方面的数据科学家。
Synopsys 产品管理和营销部门总监 Hany Elhak 说：“过去，这些团队没有相互沟通。他们使用不同的工具，并且使用了不同的流程，现在他们不得不对话。就 EDA 而言，我们需要意识到这一点，要提供融合的工作流，以使这些团队能够相互合作。我们正在尝试解决两个问题。相比传统的电路，现在的电路更大，更复杂，以更高的频率运行，并且它们具有更多的寄生效应。这是规模问题，我们正在尝试通过提供更快的仿真和更高的容量仿真来解决这个问题。同时，我们也在尝试解决的另一个问题，许多不同类型的电路集成更大的系统，因此需要将它们一起设计。
第二个挑战涉及将 AI / 机器学习纳入越来越多的设备中。AI 依靠良好的数据和一致的格式来达到足以用于其任务的精度水平。
Arm 研究员兼技术总监 Rob Aitken 说：“精度本身就具有挑战性。在某些标准化难题或数据集上获得的精度并不一定表明它在实际应用中将要做什么。比如，它正确地识别了 95% 的图像，但是如果应用程序占了 5% 的全部，这就是需要解决的问题。”
在多功能系统中，准确度的预测甚至更加复杂。
“如果拥有一个给定精度的系统，而另一个系统却具有另一个精度，那么它们的整体精度取决于这两种方法彼此之间的独立程度。同时还取决于将两者结合使用的机制。”Aitken 说。“在诸如图像识别之类的应用中，就比较容易理解了。但是，在有雷达数据和摄像头数据融合的汽车类应用程序中，就很难了。它们实际上是彼此独立的，但是它们的精确度还取决于必须知道的外部因素。有可能出现这样的情况，雷达认为它是一只猫，相机说那里什么也没有。实际情况是，由于天黑，雷达可能是正确的。但是，如果正在下雨，也许雷达也是错误的。”
芯片或先进封装芯片现在需要在更大的系统环境中工作，即使芯片制造商可能对那个更大的系统没有任何了解。设计独特的芯片或小芯片需要一个或多个独特系统的环境，这迫使 EDA 工具和 IP 供应商以不同的方式看待问题。
本质上，他们需要采取自上而下的方法来解决所有潜在问题，或者需要找到适用于多个垂直市场可用的解决方案。
例如，考虑几乎都是独一无二的 AI 芯片和系统的设计。
“例如，当我们建立一个 PHY 时，我们希望尽可能多地销售。”Rambus 的发明人 Steven Woo 说，“我们在众多用例中构建了它。部分原因是构建、设计和开发 PHY 确实非常昂贵，因此必须大量销售。就 AI 而言，我们现在所面对的实际上是非常特定的用例。这并不意味着它们不能在一系列应用程序中使用，但是它的某些软件性质使你可以对特定类型的应用程序进行比半导体行业更多的微调。我们正在尝试让它变得非常通用，这是另一种方式。”
但是，专注于系统设计会带来一系列全新的挑战。例如，替代芯片中的变化，存在附加的系统变化的可能性。简而言之，多芯片封装中的变化可能是不同芯片变化的总和，其中某些变化可能是使用完全不同的工艺在不同的尺寸甚至是来自不同的代工厂。
Fraunhofer IIS EAS 高级系统集成小组负责人兼高效电子部门负责人 Andy Heinig 表示：“我们从标准芯片变化中所看到的变化已经被很好地理解，并且有应对这些变化的方法。但在封装方面，我们认为会出现新的问题。到目前为止，它们尚不为人所知，并且只有进行测试才能发现系统将发生故障，并发现新问题。此时，可以采取一些措施来解决这些问题。可能是我们迄今为止尚未遇到过的各种问题的组合，尽管某些问题是单独已知和被理解的。”
所有这些都远远超出了单个供应商的能力范围。供应链是复杂且全球化的，并非所有技术都以相同的速度成熟。在涉及多个供应商的异构设计中，从一个设计到下一个设计的选择可能会有很大差异。
英飞凌 RAM 业务部副总裁 Douglas Mitchell 表示：“你会发现逻辑流程正在向那些非常先进的流程发展，采用 5 纳米或 7 纳米技术。但是存储技术的发展可能不如逻辑技术那么快。因此拥有数十年经验的存储器技术可能非常合适，但是这种技术不会很采用 7nm 甚至以下。它可以使用单独的芯片来优化可靠性，性能和成本之间的权衡。”
“特别是在边缘计算环境中，我们将看到不同的组合。”Mitchell 说。
“如果拥有处理器，数据记录存储器，代码存储和实时处理扩展存储器，这些不同的特征的芯片需要优化不同的指标。你可能希望拥有某种具有极高使用寿命的数据记录存储器，比如在 20 年都能实时获取数据，这就要求它必须具有某些特征。闪存可能必须在恶劣的环境下存储代码并实现安全功能。因此，在这些边缘网络设备中将要有不同的组合。而且，如果可以在边缘节点上嵌入一些机器学习功能，可以在边缘进行大量的实时处理和决策，并根据需要决定哪些数据需要发送到云端，这是一个需要考虑多个因素的复杂问题。”
复杂性还增加了跟踪这些设计中使用的所有 IP 的问题。“我们肯定会看到半导体 IP 供应商的吸引力更大。”ClioSoft 的营销主管 Simon Rance 说。“他们对此担忧已有 10 年了，这种担忧正在不断增加和升级。这始于知识产权的使用，尤其是法律协议。对于较大的 IP 公司而言，高端 IP 成本很高，许多公司购买使用许可。问题在于 IP 提供商无法对其进行监管，它具有法律约束力，但他们不知道其 IP 是否已用于多个设计中。较大的公司不想从 IP 提供商那里购买 IP 并违反这些法律协议。芯片设计师不知道公司是否是一次性许可证。我们看到文件服务器上拥有许多 IP。我们一直在解决缺少管理的问题。”
芯片的复杂性的增加已经有一段时间，但是在很大程度上，它被摩尔定律的经济学所控制。随着最先进节点的成本变化，芯片架构师正在创造更多选择，以极大地提高性能并优化每瓦性能。尽管这具有创造力并催生了许多新的选择，但是定制的数量以及不断增长的芯片尺寸和复杂性也使得用当今的 EDA 工具面临更大的挑战。
Ansys 的 Goldman 说：“我们遵循摩尔定律已有 50 多年的历史，而这全都与半导体有关。但是，要设计芯片，需要支持它的 EDA。如今，我们有了很大的创新。但是现在我们看到了指数式创新，未知的数量也随之增加。”
应对这些指数级变化将是当下十年的重大挑战，它将定义如何设计，制造和测试高级芯片，以及它们在整个预期寿命中的性能。
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