High-NA EUV 光刻导致单芯片最大面积减半，imec、英特尔各想办法

IT之家 2 月 29 日消息，下一代光刻技术 High-NA EUV 即将在未来数年中投入使用，但其目前面临单芯片最大面积减半的问题。为此英特尔和比利时半导体研究机构 imec 近日分别给出了解决思路。

▲ High-NA EUV 光刻机 TWINSCAN EXE:5000。图源 ASML 官网在目前的光刻中，单芯片极限面积（视场）为 26*33=858mm2。根据IT之家的了解，为了实现更精确的光刻效果，High-NA 光刻机采用了变形透镜，导致在 X 和 Y 方向上的缩小倍率不同，视场尺寸减半至 26*16.5=429mm2。

以英伟达芯片为例，其 A100 计算卡上的 GA100 核心面积高达 826 mm²，逼近目前面积上限；而在 High-NA 光刻时代，芯片最大面积无法达到用于 RTX 2070 等显卡的 TU106 核心的 445mm²。

视场减小意味着大芯片难以使用单芯片方案制造。就此英特尔和 imec 各自提出了解决方案。

英特尔 CEO 帕特・基辛格（Pat Gelsinger）在接受科技博客 More Than Moore 采访时表示，正与 ASML 等合作方探索采用更大掩膜的可能。

视场尺寸和掩膜大小相关，目前行业一般使用 6 英寸 * 6 英寸规格掩膜，而通过将掩膜大小加倍（6 英寸 * 12 英寸），可以将 High-NA 光刻的视场大小恢复到目前水平。

据外媒 Bits&Chips 消息，业界曾拒绝在 High-NA EUV 光刻中翻倍掩膜大小的选择，因为当时认为沿用现有 EUV 掩膜尺寸更具经济效益。不过现在，英特尔作为 High-NA EUV 最热情的支持者，希望重新就此讨论。

另一方面，imec 表示将在本周的 2024 年 SPIE 先进光刻和图案化会议上展示视场拼接技术原型。此方案在曝光时先后完成两个半场的扫描，两部分拼接形成一个全视场图案。imec 表示，其将分享在现有 0.33NA EUV 光刻机上实现视场拼接技术的最新见解，并认为该方案可减少 High-NA 时代应对视场缩小而变更设计的需求。

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